Nossa Missão
Criar um núcleo RISC-V completamente funcional e otimizado, documentar cada etapa do desenvolvimento em português e inglês, e construir uma comunidade global de engenheiros e entusiastas de hardware.
Tecnologia RISC-V Brasileira
de Código Aberto
A Archip está construindo o futuro dos processadores para notebooks, totalmente open-source. Nossa missão é democratizar o hardware e criar uma comunidade global de engenheiros e entusiastas.
Alpha
RISC-V 32-bit
FPGA Tang Nano 20k
Open Source
Role para explorar
Sobre
A Archip
Uma iniciativa brasileira de código aberto que está projetando e desenvolvendo processadores com a arquitetura RISC-V.
Status Atual
Alpha — em desenvolvimento ativo. Estamos na fase inicial de implementação com a placa Tang Nano 20k (FPGA). Este não é um produto finalizado, mas uma jornada aberta para democratizar o design de chips.
Código Aberto
Todo o código é livre e aberto sob licença Apache 2.0. Acreditamos que o conhecimento deve ser compartilhado para impulsionar a inovação e formar novos engenheiros de hardware no Brasil e no mundo.
Projetos
Nossos Repositórios
Conheça os projetos que estamos desenvolvendo na comunidade Archip.
Primeiro processador RISC-V da Archip, de 32 bits, focado em simplicidade e aprendizado. O código é ricamente comentado para facilitar o entendimento de estudantes e entusiastas.
RISC-V ISA
RV32I
SystemVerilog
FPGA
0 estrelas
0 forks
Apache 2.0
Repositório de perfil da organização no GitHub. Contém o README que aparece na página inicial da Archip-Org, com informações sobre missão, roadmap e links da comunidade.
Markdown
GitHub Profile
Veja todos os repositórios no GitHub
Ver no GitHub
Tecnologias
Stack Tecnológica
As ferramentas e tecnologias que usamos no desenvolvimento dos processadores Archip.
RISC-V ISA
Arquitetura de conjunto de instruções aberta e modular, base RV32I com extensões futuras.
SystemVerilog
Linguagem de descrição de hardware utilizada para implementar o núcleo do processador.
Yosys
Framework de síntese de Verilog/SystemVerilog open-source, usado para compilar o design do processador.
NextPNR
Ferramenta de place-and-route open-source para FPGAs, compatível com Yosys.
Tang Nano 20k
FPGA de baixo custo da SiPEED, usada como plataforma de testes e validação do processador.
Open Source
Todas as ferramentas são livres e de código aberto, alinhadas com a filosofia do projeto.
Roadmap
Jornada de Desenvolvimento
Acompanhe nosso progresso na construção do primeiro processador RISC-V brasileiro.
Concluído
Configuração do Toolchain
Yosys, NextPNR e ferramentas de simulação configuradas para o fluxo de desenvolvimento.
Em andamento
Implementação da ULA
Unidade Lógica e Aritmética — coração do processador responsável pelas operações matemáticas e lógicas.
3
Próximo
Banco de Registradores
Implementação do banco com 32 registradores de propósito geral conforme a especificação RV32I.
4
Próximo
Pipeline de 5 Estágios
Fetch, Decode, Execute, Memory, Writeback com detecção de hazards e lógica de forwarding.
5
Próximo
Testes em Hardware Real
Validação do processador na FPGA Tang Nano 20k com execução de programas reais.
Comunidade
Como Contribuir
Quer ajudar a construir o primeiro processador brasileiro open-source? Você não precisa ser um expert!
01
Junte-se ao Discord
Entre na nossa comunidade para tirar dúvidas, compartilhar ideias e colaborar com outros entusiastas.
Entrar no Discord02
Contribua com Código
Faça fork do repositório Archip-RV32, estude o código e abra pull requests com melhorias, correções ou novas features.
Ver Repositório03
Documentação
Ajude a criar e traduzir documentação, tutoriais e materiais educacionais em português e inglês.
04
Testes em FPGA
Se você tem uma FPGA Tang Nano 20k, pode ajudar a testar e validar o processador em hardware real.